上海电子展|半导体行业专题报告：先进封装领航新征程
一、后摩尔时代，先进封装崭露头角
芯片封装与测试作为芯片制造的关键环节，重要性与日俱增。芯片封装是运用特定材料与工艺，对芯片妥善安放、固定、密封，既保护芯片性能，又将芯片接点连接至封装外壳，实现芯片功能向外延展。封装完成后，测试环节确保芯片性能达标。通常而言，集成电路封装肩负电气特性维持、芯片保护、应力缓和及尺寸适配等四大重任。
半导体产业垂直分工催生专业委外封装测试企业（OSAT）。半导体企业经营模式主要分 IDM（垂直整合制造）和垂直分工两类。IDM 模式企业自主包揽芯片设计、制造、封测全流程，尽享产业链整合优势；垂直分工模式下，芯片设计、制造、封测分别由芯片设计企业（Fabless）、晶圆代工厂（Foundry）、封测厂（OSAT）各司其职，协同推动产业链发展。
封测行业伴随半导体制造对功能、性能、集成度需求攀升，持续迭代新型封装技术。 上海电子展了解到，全球集成电路封装技术已历经五个发展阶段，当下主流处于以 CSP、BGA 为主的第三阶段，并向以系统级封装 (SiP）、倒装焊封装（FC）、芯片上制作凸点（Bumping）为代表的第四、五阶段迈进。
全球半导体封装行业稳健增长，先进封装市场规模有望在 2027 年赶超传统封装。据 Semiconductor Engineering 预测，2020 - 2027 年全球半导体封装市场规模将从 650.4 亿美元升至 1186 亿美元，年复合增长率达 6.6%。先进封装增速更胜一筹，预计 2027 年规模超传统封装，达 616 亿美元。
后摩尔时代，先进封装受瞩目。先进制程成本飙升且逼近物理极限，促使业界重视先进封装。伴随工艺制程迈入 10nm 以下，芯片设计成本急剧上扬。数据显示，16nm 工艺芯片设计成本为 1.06 亿美元，5nm 时已增至 5.42 亿美元。同时，摩尔定律因先进制程趋近物理极限而放缓，侧重封装技术的 More than Moore 路径愈发受关注。
台积电早于 2008 年成立集成互连与封装技术整合部门，布局先进封装，现已构筑 CoWoS、InFO、SoIC 技术矩阵。近年，台积电每年约 10% 资本开支投向先进封装、测试、光罩等领域。
上海电子展了解到，2023 年先进封装领域资本投入高达 99 亿美元。据 Yole 数据，资金主要源自台积电、英特尔、三星、SK 海力士等半导体大厂，以及安靠、日月光、长电科技等头部 OSAT 厂商。Yole 预计 2024 年该领域资本开支将增至 115 亿美元，先进封装约占 IDM / 晶圆代工厂 2023 年资本开支的 9%，占头部 OSAT 资本开支的 41%。
预计 2023 - 2029 年全球先进封装营收年复合增长率为 11%。Yole 预测，2023 年全球先进封装营收 378 亿美元，占半导体封装市场 44%，2024 年有望增长 13% 至 425 亿美元，2029 年达 695 亿美元。从技术路线看，2019 - 2029 年先进封装 I/O 间距和 RDL 线宽 / 线距呈缩小态势，混合键合（Hybrid Bonding）技术让金属 - 金属、氧化物 - 氧化物面对面堆叠可行，凸块间距可小于 10μm，应用于 W2W (wafer-to-wafer) 和 D2W (die-to-wafer)。
二、先进封装技术多元剖析
FO（Fan-Out，扇出型封装）：依托晶圆重构技术，将切割后的优质芯片重新安置于载板，芯片间距按需调整，布线可在芯片内外，能拓展 I/O 数量，涵盖晶圆级扇出型 (Fan-out Wafer Level Packaging，FOWLP) 和面板级扇出型 (Fan-out Panel Level Packaging, FOPLP)。与之对应的 FI（Fan-In，扇入型封装）布线限于芯片尺寸内。
WLCSP（Wafer Level Chip Scale Packaging，晶圆级芯片规模封装）：融合晶圆级封装（WLP）与芯片尺寸封装（CSP）优势，WLP 直接在晶圆上执行大部分或全部封装测试流程后切割；传统工艺则是先切割单个芯片再封装测试。CSP 要求整个 package 面积相较于 silicon 总面积不超 120%。
2.5D 封装：借助中介层（Interposer）连接多个芯片，提升 XY 面密度，兼顾性能、成本与良率，兼具灵活性与扩展性。
3D 封装：直接在芯片打孔布线，实现 Z 方向芯片堆叠连接，在存储领域应用广泛。TSV（Through Silicon Via，硅通孔）技术是实现 2.5D、3D 先进封装的关键，相比平面互连，可缩短互连长度、降低信号延迟、减小寄生电容和电感，实现芯片间低功耗、高速通信。
SiP（System in Package，系统级封装）：依国际半导体路线组织（ITRS）定义，SiP 是将多种功能各异的有源电子元件、可选无源器件，以及 MEMS 或光学器件等组装一体，形成具备特定功能的单个标准封装件，构成系统或子系统，内部可能运用倒装芯片、芯片堆叠、晶圆级封装等多种技术。
Chiplet（芯粒 / 小芯片）：预先制好、功能特定、可组合集成的晶片（Die），能按需组合构建更大系统或融入既有芯片，赋予系统设计人员灵活搭配芯片功能、定制优化解决方案的能力。相较 SoC，灵活性、可扩展性与模块化更优。据 martket.us 预测，2023 - 2033 年全球 Chiplet 市场规模有望从 31 亿美元激增至 1070 亿美元，年复合增长率约 42.5%，2023 年 CPU Chiplet 占比超 41%。
三、晶圆厂：凭借前道优势逐鹿先进封装
晶圆制造厂在先进封装领域占据领先地位。高端封装对前道技术依赖加深，混合键合技术（Hybrid Bonding）渐成趋势。台积电、英特尔和三星等晶圆厂优势显著，凭借先进封装需求增长，2023 年台积电、英特尔、三星封装收入分列全球第三至第五位。
（一）台积电先进封装布局
2008 年，台积电组建集成互连与封装技术整合部门专攻先进封装，重点发展扇出型封装 InFO、2.5D 封装 CoWoS 和 3D 封装 SoIC。2011 年推出 CoWoS，2012 年与赛灵思合作在 FPGA 上量产；2014 年投身 InFO 研发，2016 年斩获苹果 A10 订单；2018 年公开 SoIC 技术，2022 年量产，AMD 为首发客户。2020 年，台积电整合 2.5D 和 3D 封装产品为 3DFabric 技术，深度融合制程工艺与封装技术；2022 年成立台积电开放创新平台 （OIP®）3DFabric 联盟，加速 3D IC 生态创新与完善。
CoWoS（Chip-on-Wafer-on-Substrate）作为 2.5D 封装技术，依中介层差异，细分 CoWoS-S（Silicon Interposer）、CoWoS-R（RDL Interposer）以及 CoWoS-L（Local Silicon Interconnect and RDL Interposer）三类。英伟达 H100、A100、B100 采用台积电 CoWoS 技术。TrendForce 预计台积电 2024 年 CoWos 总产能跃升 150%，年底逼近月产能 40K，2025 年再增 7 成，英伟达需求占比近半。
（二）三星先进封装布局
2022 年 12 月，三星电子于半导体业务部门设立先进封装（Advanced Packaging，AVP）业务团队，强化先进封装技术，促进部门协同。2024 年 7 月，AVP 业务团队重组为 AVP 开发团队，志在抢占 2.5D、3D 等新封装技术高地，为客户与产品定制先进封装方案并商业化，重点攻坚基于 RDL（重布线层）、Si Interposer（硅中介层）/Bridge（硅桥接）和 TSV（硅通孔）堆叠技术的下一代 2.5D 和 3D 高级封装解决方案。2023 年，三星牵头成立 MDI（多芯片集成）联盟。
（三）英特尔先进封装布局
英特尔力求 2030 年单个封装集成 1 万亿个晶体管。EMIB（Embedded Multi-Die Interconnect Bridge）作为 2.5D 封装技术，摒弃中介层，借嵌入基板的硅桥直连芯片。Foveros 为 3D 封装技术，2019 年 Lakefield 首次采用。英特尔预期 2025 年 3D 封装产能为 2023 年 4 倍。
四、OSAT 厂商：发力先进封装挖掘价值增量
（一）日月光先进封装布局
2022 年，日月光推出 VIPack 先进封装平台，集成六大核心技术，打造垂直互联集成封装方案。运用先进重布线层 (RDL) 制程、嵌入式整合及 2.5D/3D 封装技术，助力客户单封装集成多芯片，开拓创新应用。
FOCoS（Fan-Out Chip on Substrate）可将不同芯片封装于高脚数 BGA 基板，含 FOCoS-CF（Chip First）和 FOCoS-CL（Chip Last）两种。FOCoS-Bridge 借助桥接硅芯片连接各异芯片。FOPoP（Fan-Out Package on Package）融合扇出式底部封装与标准顶部封装，底部封装设两个 RDL（顶部与底部），借电镀铜柱实现穿模垂直互连。FOSiP（Fan-Out System in Package）即扇出型系统级封装。
文章来源：国信证券