电子展|先进封装：后摩尔时代晶圆厂与封测厂的创新驱动力

在半导体产业的持续演进历程中，先进封装已然成为超越摩尔定律的关键力量，晶圆厂和封测厂纷纷在这一领域全力布局，携手共进，共同塑造着行业的新格局。

一、芯片封装测试：半导体产业的关键环节

电子展了解到，芯片封装与测试在芯片制造进程中占据着举足轻重的地位，堪称关键一环。芯片封装是运用特定材料与精湛工艺技术，对芯片进行精准安放、稳固固定以及严密密封，其核心目的在于全方位保护芯片性能，同时巧妙地将芯片上的接点与封装外壳紧密相连，从而实现芯片内部功能向外部的有效延伸。而芯片测试则是在封装完成后，对芯片进行全面检测，以切实确保其能够完全符合预期的性能要求。总体而言，集成电路封装主要肩负着电气特性保持、芯片保护、应力缓和以及尺寸调整配合等四大重要功能，这些功能相互协同，共同保障芯片在各种复杂应用场景中的稳定运行与可靠性能表现。

二、半导体产业分工与封测行业发展

电子展了解到，半导体产业的垂直分工模式催生了专业委外封装测试企业（OSAT）。半导体企业的经营模式主要分为 IDM（垂直整合制造）和垂直分工两种。IDM 模式下，企业内部自主完成芯片设计、制造、封测全流程环节，凭借这种高度整合的产业链模式，能够实现对各个环节的紧密协同与精准把控，从而具备强大的产业链整合优势。而垂直分工模式则是将芯片设计、制造、封测分别交由专业的芯片设计企业（Fabless）、晶圆代工厂（Foundry）、封测厂（OSAT）来完成，这种分工协作模式能够充分发挥各企业在其专业领域的技术专长与资源优势，进而形成高效的产业链协同效应，推动整个半导体产业的快速发展。

封测行业伴随着半导体制造对功能、性能以及集成度需求的不断攀升，持续迭代更新新型封装技术。回顾历史，迄今为止全球集成电路封装技术共历经了五个显著的发展阶段。当前，全球封装行业的主流技术正处于以 CSP、BGA 为主的第三阶段，并且正朝着以系统级封装（SiP）、倒装焊封装（FC）、芯片上制作凸点（Bumping）为代表的第四阶段和第五阶段封装技术稳步迈进。每一次封装技术的迭代升级，都为半导体芯片的性能提升、体积缩小以及功能集成化提供了强有力的技术支撑，成为推动半导体产业持续创新发展的重要驱动力之一。

三、全球先进封装市场：规模增长与技术趋势

电子展了解到，全球半导体封装行业始终保持着稳定增长的良好态势，其中先进封装市场更是展现出强劲的增长潜力，预计其市场规模将于 2027 年首次超越传统封装。据 Semiconductor Engineering 预测，全球半导体封装市场规模将从 2020 年的 650.4 亿美元持续增长至 2027 年的 1186 亿美元，期间复合增长率可达 6.6%。值得一提的是，先进封装的复合增长率显著超过传统封装，有望在 2027 年实现市场规模的历史性跨越，达到 616 亿美元，从而占据半导体封装市场的主导地位。

从技术发展趋势来看，2019 - 2029 年先进封装 I/O 间距和 RDL 线宽 / 线距呈现出明显的缩小趋势。其中，锡球 I/O 间距在 300μm 保持相对稳定，而 RDL 线宽 / 线距则从＞5/5μm 逐步缩小至＞2/2μm，微凸块间距也由 80 - 40μm 缩小至 50 - 40μm。混合键合（Hybrid Bonding）技术的出现更是为先进封装带来了革命性的突破，它使得金属 - 金属、氧化物 - 氧化物能够实现面对面堆叠，进而将凸块间距缩小至小于 10μm，广泛应用于 W2W（wafer - to - wafer）和 D2W（die - to - wafer）封装工艺中，极大地提升了芯片间的连接密度与通信效率，为半导体芯片在高性能计算、人工智能等领域的应用拓展了广阔空间。

四、先进封装技术解析：多元创新与应用拓展

（一）FO（Fan - Out，扇出型封装）

FO 基于先进的晶圆重构技术，将切割后的优质芯片重新精准放置在载板上，芯片间距离可根据实际应用需求灵活设定。其布线方式独具特色，既可以在芯片内进行，也能够在芯片外展开，这种灵活的布线设计为芯片提供了更多的 I/O 数量，有力地提升了芯片的功能扩展性与数据传输能力。FO 主要包括晶圆级扇出型（Fan - out Wafer Level Packaging，FOWLP）和面板级扇出型（Fan - out Panel Level Packaging, FOPLP）两种类型。与之相对的 FI（Fan - In，扇入型封装）则是布线均局限在芯片尺寸范围内，在某些特定应用场景中也发挥着重要作用。

（二）WLCSP（Wafer Level Chip Scale Packaging，晶圆级芯片规模封装）

WLCSP 巧妙地将晶圆级封装（WLP）和芯片尺寸封装（CSP）的优势合二为一，形成了一种创新的封装技术。WLP 采用直接在晶圆上进行大部分或全部封装测试程序的独特工艺，待封装测试完成后再进行切割，这种工艺能够有效减少芯片封装过程中的损耗与成本。而 CSP 则强调整个 package 的面积相比于 silicon 总面积不超过 120% 的封装技术要求，从而实现了芯片封装的小型化与高密度化。WLCSP 的出现，为芯片在小型化、高性能设备中的应用提供了理想的封装解决方案，广泛应用于智能手机、可穿戴设备等领域。

（三）2.5D/3D 封装

2.5D 封装通过引入中介层（Interposer），将多个芯片进行高效连接，显著提高了 XY 面密度。这种封装方式在保持芯片性能的同时，能够有效降低成本、提升良率，并且具备出色的灵活性和可扩展性，在高性能计算、图形处理等领域得到了广泛应用。3D 封装则更进一步，直接在芯片上打孔和布线，实现了 Z 方向的芯片堆叠和连接，极大地提高了芯片的集成度与性能表现。目前，3D 封装在存储领域应用较为广泛，如高性能内存芯片的封装。TSV（Through Silicon Via，硅通孔）技术作为实现 2.5D、3D 先进封装的关键技术之一，通过在硅片内部构建垂直电互联通道，成功减小了互连长度和信号延迟，降低了寄生电容和电感，为芯片间的低功耗和高速通信提供了坚实保障，有力推动了 2.5D/3D 封装技术的大规模应用与发展。

（四）SiP（System in Package，系统级封装）

依据国际半导体路线组织（ITRS）的精准定义，SiP 是将多个具有不同功能的有源电子元件与可选无源器件，以及诸如 MEMS 或者光学器件等其他器件巧妙组装到一起，进而形成一个具备特定功能的单个标准封装件，构建成一个完整的系统或者子系统。SiP 封装内部集成了多种先进封装技术，如倒装芯片、芯片堆叠、晶圆级封装等，通过这些技术的有机融合，实现了系统功能的高度集成化与小型化。SiP 技术在物联网、智能穿戴设备等领域具有独特优势，能够满足这些领域对设备小型化、多功能化以及低功耗的严苛要求，成为推动相关领域快速发展的核心技术之一。

（五）Chiplet（芯粒 / 小芯片）

Chiplet 作为后摩尔时代的重要创新路径，是指预先制造好、具有特定功能、可灵活组合集成的晶片（Die）。这些 Chiplet 能够根据不同的应用需求自由组合，创建更大的系统或集成到现有芯片中，赋予了系统设计人员极大的灵活性，使其可以根据具体应用场景混合和匹配不同的芯片功能，从而创建出定制化和优化的解决方案。与传统的 SoC 相比，Chiplet 具有更高的灵活性、可扩展性和模块化特点，能够有效应对后摩尔时代芯片制造面临的成本上升、性能瓶颈等挑战。据 martket.us 预测，全球 Chiplet 市场规模将从 2023 年的 31 亿美元迅猛增长至 2033 年的 1070 亿美元，期间复合增长率高达约 42.5%，其中 2023 年 CPU Chiplet 占比超过 41%，展现出了极为广阔的市场前景与应用潜力。

文章来源：未来智库